پژوهشگران در یک دستاورد بنیادین، روشی نوآورانه برای کنترل مکان دقیق رشد بلورهای نیمه‌هادی دوبعدی ابداع کرده‌اند که می‌تواند یکی از بزرگ‌ترین چالش‌های تولید انبوه تراشه‌های نانو-مقیاس را مرتفع سازد. این تکنیک که بر پایه کنترل شار اچینگ (Etching Flux) استوار است، نویدبخش گذار از نودهای پردازشی فعلی به نسل جدید نیمه‌هادی‌هایی است که با استفاده از مواد دوبعدی، کارایی انرژی و چگالی منطقی بی‌سابقه‌ای را ارائه می‌دهند.
چالش هسته‌زایی تصادفی در مواد دوبعدی
مواد دوبعدی (2D Materials) که ضخامتی در حد اتم دارند، به دلیل خواص الکترونیکی منحصر‌به‌فرد خود، کاندیداهای اصلی برای جایگزینی سیلیکون در ترانزیستورهای آینده هستند. با این حال، بزرگ‌ترین مانع در استفاده از این مواد، فرآیند تولید آن‌هاست. به‌طور معمول، زمانی که بلورهای نیمه‌هادی دوبعدی مانند دی‌سولفید مولیبدن (MoS₂) روی ویفر رشد داده می‌شوند، نقاط هسته‌زایی (Nucleation Sites) به صورت تصادفی و غیرقابل پیش‌بینی شکل می‌گیرند. این امر منجر به تشکیل چندین کریستال کوچک در یک ناحیه می‌شود که هنگام رشد و رسیدن به یکدیگر، مرزهای دانه (Grain Boundaries) ایجاد می‌کنند؛ این مرزها عملکرد الکتریکی را به شدت کاهش داده و یکپارچگی تراشه را تخریب می‌کنند.
معماری فرآیند EF-SCN: کنترل شار اچینگ
تیم تحقیقاتی متشکل از دانشمندان KAIST و استارتاپ TDS Innovation، روشی تحت عنوان «هسته‌زایی تک‌مرکزی با واسطه شار اچینگ» (EF-SCN) را توسعه داده‌اند. در این متدولوژی، اکسیژن آزاد شده از یک لایه سد اکسیدی، یک شار اچینگ جانبی ایجاد می‌کند. این شار به‌طور فعال از تشکیل هسته‌های جدید در سراسر ناحیه الگوداری شده جلوگیری می‌کند و تنها اجازه می‌دهد کریستال در مرکز هندسی دقیق ناحیه مورد نظر رشد کند.
مشخصات فنی و یافته‌های کلیدی:
- تکنیک محوری: هسته‌زایی تک‌مرکزی با واسطه شار اچینگ (EF-SCN)
- بازدهی تولید: ۹۹.۳ درصد (۳۹۷ کریستال در ۴۰۰ نقطه الگوداری شده)
- ماده مورد استفاده: دی‌سولفید مولیبدن (MoS₂)
- هدف کاربردی: ترانزیستورهای اثر میدانی (FET) و CFETها
- چشم‌انداز تجاری‌سازی: حدود سال ۲۰۳۰ میلادی (۱۴۰۹ هجری شمسی)
ادغام منطق و حافظه با تراشه‌سازی سه‌بعدی
یکی از اهداف اصلی این تحقیقات، تسهیل ساخت تراشه‌های سه‌بعدی (3D Stacking) است. با استفاده از مواد دوبعدی، می‌توان ترانزیستورهای نوع p و n را به‌صورت عمودی روی هم قرار داد (CFETs) که این کار باعث کاهش مساحت مصرفی و کاهش تاخیر در جابه‌جایی داده‌ها بین بخش‌های منطقی و حافظه می‌شود. همان‌طور که پیش‌تر توسط شرکت‌هایی همچون IBM و Intel مطرح شده، این ساختار سه‌بعدی کلید اصلی برای کاهش مصرف انرژی در پردازنده‌های هوش مصنوعی و رباتیک است.
نتیجه‌گیری و چشم‌انداز آینده
اگرچه هنوز تا تولید تجاری فاصله داریم، اما نرخ موفقیت ۹۹.۳ درصدی در محیط آزمایشگاهی نشان‌دهنده پتانسیل بالای این تکنولوژی برای صنعتی‌سازی است. به گفته Kibum Kang، هم‌بنیان‌گذار TDS Innovation، نیاز روزافزون به قدرت پردازشی در حوزه‌های هوش مصنوعی فیزیکی و سیستم‌های خودمختار، می‌تواند سرعت پذیرش این فناوری را در نیمه دوم دهه ۲۰۲۰ شتاب ببخشد. این دستاورد، معماری نیمه‌هادی‌ها را از محدودیت‌های لیتوگرافی سنتی فراتر برده و افق‌های جدیدی را برای مقیاس‌پذیری تراشه‌ها در پایان قرن فعلی باز می‌کند.
